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近日，中國科學院微電子研究所集成電路先導工藝研發(fā)中心在面向5納米以下技術(shù)代的新型硅基環(huán)柵納米線(Gate-all-around silicon nanowire，GAA SiNW)MOS器件的結(jié)構(gòu)和制造方法研究中取得新進展。

5納米以下集成電路技術(shù)中現(xiàn)有的FinFET器件結(jié)構(gòu)面臨諸多挑戰(zhàn)。環(huán)柵納米線器件由于具有更好的溝道靜電完整性、漏電流控制和載流子一維彈道輸運等優(yōu)勢，被認為是未來可能取代FinFET的關(guān)鍵架構(gòu)之一。近年來，將理想環(huán)柵納米線結(jié)構(gòu)和主流FinFET工藝結(jié)合發(fā)展下一代集成技術(shù)已成為集成電路深入發(fā)展的研發(fā)關(guān)鍵熱點之一。

如圖1所示，目前國際報道的基于主流高k金屬柵FinFET制造工藝形成堆疊納米線器件的研發(fā)有兩種不同方案：堆疊納米線(SNW，IMEC)和堆疊納米片(Nanosheet，IBM)技術(shù)。上述方案都需要在普通硅襯底上外延生長高質(zhì)量的多層GeSi/Si結(jié)構(gòu)，并在高k金屬柵取代柵工藝中選擇腐蝕GeSi或Si，最終在溝道中選擇形成堆疊納米線而在源漏中保持Fin結(jié)構(gòu)。該技術(shù)在集成電路大規(guī)模制造中存在許多潛在的挑戰(zhàn): 須生長高質(zhì)量、接近體硅質(zhì)量無缺陷的多層GeSi/Si外延層;由于Ge元素在最前道集成步驟中引入，給后繼工藝帶來較低的工藝溫度窗口限制以及較多的Ge原子沾污機會。

針對上述納米線晶體管架構(gòu)在集成電路發(fā)展應用中所面臨的難題，微電子所研究員殷華湘帶領的團隊提出在主流硅基FinFET集成工藝基礎上，通過高級刻蝕技術(shù)形成體硅絕緣硅Fin和高k金屬柵取代柵工藝中選擇腐蝕SiO2相結(jié)合，最終形成全隔離硅基環(huán)柵納米線MOS器件的新方法。并在取代柵中絕緣硅Fin釋放之后，采用氧化和氫氣退火兩種工藝分別將隔離的“多邊形硅Fin”轉(zhuǎn)化成“倒水滴形”和“圓形”兩種納米線結(jié)構(gòu)。

由于在該方法中，納米線溝道由單晶硅襯底制作形成，導電溝道中材料晶格缺陷更少、界面質(zhì)量更高。兩種高k金屬環(huán)柵納米線晶體管都表現(xiàn)出很好的器件特性，其中通過氧化制備的“倒水滴形”環(huán)柵納米線晶體管在16nm物理柵長(對應5nm及以下技術(shù)代)下，獲得器件亞閾值特性SS = 61.86 mV/dec 和DIBL = 6.5 mV/V，電流開關(guān)比大于1E8。SS和DIBL十分接近MOSFET的理論極限數(shù)值(60mV/dec和0 mV/V)，遠超以往同類工藝制造的FinFET性能參數(shù)，也達到目前同類器件所報道的最高水平。

同時，該類器件結(jié)構(gòu)也可以通過同樣的方法在多步刻蝕和取代柵工藝中制作成多層堆疊納米線，該項研究工作正在進行中。這種不同于現(xiàn)有國際報道的制造方法具有完全自主知識產(chǎn)權(quán)，可為未來我國集成電路下一代關(guān)鍵技術(shù)的創(chuàng)新發(fā)展提供核心器件架構(gòu)和制造工藝開發(fā)的多樣選擇。該工作以《通過一種先進工藝形成具有優(yōu)異短溝道控制能力的新型p型環(huán)柵納米線場效應晶體管》為題發(fā)表在國際微電子器件期刊《IEEE電子器件快報》上(IEEE Electron Device Letters，DOI: 10.1109/LED.2018.2807389)，并被選為該期期刊首篇論文。

該項研究得到國家科技重大專項02專項和國家重點研發(fā)計劃等項目的資助。(來源：中國科學院網(wǎng)站)

圖1. 集成電路核心MOS器件結(jié)構(gòu)發(fā)展趨勢

圖2. 研制的全隔離硅基環(huán)柵納米線MOSFET結(jié)構(gòu)與電學特性